Fedachat V. 4 | Hilo de no postear

#40471 Hay un español que se enrollo la manta a la cabeza y se piro a aprender el oficio... pena que siento conmigo mismo

#40475 En el documental (no se si era un españoles por el mundo, creo que no) se le veía trabajar en un vivero chorrocientas horas. Según contaba el modelo que aspiraba es el mismo que el de salary man; unos 10/15 años aprendiendo hasta que empiezas a entender el "oficio" y a partir de ahí entrar a la maestría. Se le veía trabajando con los típicos Zelkova de supermercado y con arbustos enanos (son muy famosos por ahí)

#40477 Yo también, por eso dudo mucho que fuera uno de esos dado que al chaval se le muestra en semiesclavitud (wtf) y no creo que tardara más de 3 minutos en cambiar de canal aunque fuera sobre nihon.

Los especiales de comida por ejemplo si que los sigo. Me acuerdo de uno en el que había un español ingeniero casado con una japonesa en el que hablaba del mondiú que me recordó a alguien porque era calvo.

Comía en uno de estos

a ver cuando te casas, que a partir de los 30 ya no eres digno de confianza para la sociedad

Jamás viviría en un país como Japón, está lleno de japonesas.

los regalos del amigo invisible comprados

pobre total.

ya no soy digno de confianza para la sociedad

#40491 pero si tu eres un parejafag, que me estas contando?

http://i.imgur.com/6ncnSuQ.webm

entity verifier_uartline is
generic (
      Width_g    : integer;             -- Bits/word
      Depth_g    : integer;             -- fifo depth
      ae_level_g : integer;             -- Almost empty level
      af_level_g : integer;             -- Almost full threshold
      Asynch_g   : integer);   

    Port ( clk : in  STD_LOGIC;
           reset : in  STD_LOGIC;
           clk16x : in  STD_LOGIC;
			  			  

			--serial bus signals DCE1 side
       TxD1 : in  STD_LOGIC; 
       RxD1 : out  STD_LOGIC;
       RTSn1 : in  STD_LOGIC;
       CTSn1 : out  STD_LOGIC;
       DSRn1 : in  STD_LOGIC;
       RIn1 : in  STD_LOGIC;
		  --serial bus signals DCE2 side
		  TxD2 : in  STD_LOGIC;
       RxD2 : out  STD_LOGIC;
       RTSn2 : in  STD_LOGIC;
       CTSn2 : out  STD_LOGIC;
       DSRn2 : in  STD_LOGIC;
       RIn2 : in  STD_LOGIC;
		  	--CPU Bus signals CPU1 
			RESETn_1   : in  std_logic;         -- High External Rest
			RDn_1      : in  std_logic;         -- Low Read Control
			WRn_1      : in  std_logic;         -- Low Write Control
			CS0_1      : in  std_logic;         -- High Chip Select 0
			CS1_1      : in  std_logic;         -- High Chip Select 1
			CS2n_1     : in  std_logic;         -- Low Chip Select2
			Addr_1     : in  std_logic_vector(1 downto 0);  -- Register Select
			DIN_1      : in  std_logic_vector(Width_g - 1 downto 0);  -- Data Input Bus
			DO_1       : out std_logic_vector(Width_g - 1 downto 0);  -- Data Output Bus
			OutEnb_1   : out std_logic;  -- output enable, for external tri-state control
			INTRPT_1   : out std_logic_vector(1 downto 0);
			TC_synch_1 : in  std_logic;
			RC_synch_1 : in  std_logic;
				--CPU Bus signals CPU2 
			RESETn_2   : in  std_logic;         -- High External Rest
			RDn_2      : in  std_logic;         -- Low Read Control
			WRn_2      : in  std_logic;         -- Low Write Control
			CS0_2      : in  std_logic;         -- High Chip Select 0
			CS1_2      : in  std_logic;         -- High Chip Select 1
			CS2n_2     : in  std_logic;         -- Low Chip Select2
			Addr_2     : in  std_logic_vector(1 downto 0);  -- Register Select
			DIN_2      : in  std_logic_vector(Width_g - 1 downto 0);  -- Data Input Bus
			DO_2       : out std_logic_vector(Width_g - 1 downto 0);  -- Data Output Bus
			OutEnb_2   : out std_logic;  -- output enable, for external tri-state control
			INTRPT_2   : out std_logic_vector(1 downto 0);
			TC_synch_2 : in  std_logic;
			RC_synch_2 : in  std_logic;
			force_parity_signal: in integer;
			parity_modified: out std_logic
			);
end verifier_uartline;